Verification IP development for AXI Protocol using system Verilog

Ukončen Zveřejněno před 6 lety K zaplacení v momentě doručení
Ukončen K zaplacení v momentě doručení

VIP component development for AXI3.0 protocol with support for various features like burst type, burst size, protection, out of order, overlapping, aligned,WRAP,fixed burst . Develop BFM, Generator, Monitor, and Coverage models and also the slave model.

Programování v C C++ programování FPGA Softwarová architektura Verilog / VHDL

Identifikační číslo projektu: #15529477

O projektu

3 nabídek Projekt na dálku Aktivní před 6 lety

3 Freelnceři na tento projekt zveřejňují nabídky v průměru ₹11296

raulbehl

Hello! Please check my profile and reviews to know a bit about me and my work. Hope you would contact to discuss further. Thank you! Relevant Skills and Experience Verilog - 3+ years AXI Protocol - 2+ years SV/UVM - 2 Další

₹13888 INR za 15 dní
(118 Recenzí)
6.4
amitkum1

I'll create VIP for AXI with master and slave modes in constrained verification random environment. If UVM is ok, i'll base that testbenc on UVM. Relevant Skills and Experience Expert System verilog knowledege, many y Další

₹7777 INR za 5 dní
(0 Recenzí)
0.0
honesthiren

I would be able to finish this proficiently as I have know this protocol well and my current project also involves this project. Relevant Skills and Experience I am working as a Sr. ASIC Verification Engineer in one o Další

₹12222 INR za 15 dní
(0 Recenzí)
0.0