Fotografie na titulní straně profilu
Nyní sledujete
Chyba při sledování uživatele.
Tento uživatel neumožňuje ostatním uživatelům, aby jej sledovali.
Tohoto uživatele již sledujete.
Váš členský plán povoluje pouze 0 sledovaných. Aktualizujte zde.
Úspěšně odebráno sledování
Při rušení sledování uživatele došlo k chybě.
Úspěšně jste doporučili uživatele
Chyba při doporučování uživatele.
Došlo k chybě. Obnovte stránku a zkuste to znovu.
E-mail byl úspěšně ověřen.
Avatar uživatele
$50 USD / hodinu
Pochází z UNITED STATES
san diego, united states
$50 USD / hodinu
Aktuálně je zde 12:01 dop.
Připojil se března 8, 2012
0 Doporučení

Tarek E.

@BayAreaExperts

0,0 (0 recenze)
0,0
0,0
0%
0%
$50 USD / hodinu
Pochází z UNITED STATES
san diego, united states
$50 USD / hodinu
Nedostupné
Úspěšně realizované projekty
Nedostupné
V rámci rozpočtu
Nedostupné
Včas
Nedostupné
Poměr opětovného zaměstnání

Senior Program Manager

Senior Program Manager for mobile SoC’s with 15 years experience in the semiconductor industry and technical experience on both the frontend and backend of new product introductions. I have Bachelor’s degree in Electrical Engineering with a Master’s in Engineering Management and 2 patents.

Kontaktujte Tarek E. ohledně vaší práce

Přihlaste se a proberte všechny podrobnosti prostřednictvím chatu.

Recenze

Změny byly uloženy
K dispozici nejsou žádné recenze.

Zkušenosti

Senior Program Manager

Qualcomm Inc.
bře 2013 - pro 2015 (2 roky, 9 měsíců)
-Managing mobile SOC projects for the Emulation and Post-Silicon Validation teams across 4 international sites consisting of 5 validation teams. -Driving emulation activities including hardware requirements, development, testing, SOC RTL validation, customer (internal/external) delivery and debug activities -Driving day to day post-silicon validation activities including test planning, test development, bring-up, Regression and PVT testing -Managing the request and distribution of development HW for both pre and post silicon. -Managing Pre/Post silicon CR validation across multiple sites -Organize and lead interdepartmental meetings to set project milestones and define project tasks as well as identifying risk and mitigation options. -Managing, tracking and mitigating resource planning across multiple sites -Managing multiple process improvement initiatives aimed at improving efficiency and quality -Communicating status, issues and recommended mitigation plans of Pre/Post Silicon activities of a given project to cross-functional core and executive teams -Maintaining Microsoft Project schedules across 4 sites internationally for all phases of emulation and validation for a team of 50+ engineers.

Project Manager

Lattice Semiconductor
srp 2011 - bře 2013 (1 , 7 měsíců)
-Managed FPGA product development (Post Silicon Perspective) from initial spec to final delivery -Managed, tracked and mitigated resource planning across multiple sites -Maintained overall post silicon status and issue’s list for easy tracking, review and closure cross-functionally. -Team Lead of Validation for Embedded Ram and MACO ASIC -Team Lead of Validation for CONFIG block including SPI, I2C, SM, JTAG, Encryption etc. -Developed, documented and trained design automation and process improvement efforts leading to efficiency and quality improvements across company sites worldwide. -Trained international R&D sites to enable and expedite their capabilities while maintaining quality.

Senior Product Verification Engineer

Xilinx Inc.
led 2006 - čvc 2007 (1 , 6 měsíců)
-Team Leader of Virtex 7 FPGA Embedded RAM verification for the verification group. -Key contributor for Virtex6/Spartan 6 Fabric and Config verification teams. -Team Leader of Virtex5 FPGA configuration verification for the Verification Group that is responsible for verification designs implemented at different stages of a product life cycle. -Project leader of Virtex5 FPGA fabric verification designs within the verification group which was responsible for 100% feature coverage for FPGA fabric -Researched, designed, implemented and documented test pattern designs for Fabric (CLB/IO/Routing) and Configuration Verification to achieve 100% feature coverage. -Simulated (holistic/behavioral) and Fault graded designs to qualify full feature coverage on FPGA’s -Debug on ATE and bench test equipment to help integration to production platform testing -Localized customer and Xilinx silicon failures to help with providing corrective action measures moving forward

Vzdělání

Masters Engineering Management

Santa Clara University, United States 2001 - 2005
(4 roky)

Bachelors Electrical Engineering

Santa Clara University, United States 1995 - 1999
(4 roky)

Publikace

Patent #US7246285

USPTO
Method of Automatic Fault Isolation in a Programmable Logic Device

Patent #US7373538

USPTO
Method For Determining Interconnect Line Performance

Kontaktujte Tarek E. ohledně vaší práce

Přihlaste se a proberte všechny podrobnosti prostřednictvím chatu.

Ověření

Preferovaný freelancer
Má ověřenou totožnost
Má ověřený platební zdroj
Má ověřené telefonní číslo
Má ověřený e-mail
Facebook připojen

Osvědčení

us_eng_1.png US English 1 90%
numeracy_1.png Basic Numeracy 1 85%
freelancer_orientation.png Freelancer Orientation 1 80%
msproject-1.png MS Project 2010 1 78%
Předchozí uživatel Následující uživatel
Pozvánka byla úspěšně odeslána!
Díky! Poslali jsme vám e-mailem odkaz pro získání kreditu zdarma.
Při odesílání e-mailu se něco pokazilo. Zkuste to prosím znovu.
Registrovaných uživatelů Zveřejněných projektů
Freelancer ® is a registered Trademark of Freelancer Technology Pty Limited (ACN 142 189 759)
Copyright © 2024 Freelancer Technology Pty Limited (ACN 142 189 759)
Načítání náhledu
Bylo uděleno povolení ke geolokaci.
Vaše doba přihlášení vypršela a byli jste odhlášeni. Přihlaste se znovu.